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74HCT109PW,112

Flip-Flop, Complementary Output, Positive Edge, 74HCT109, JK, 20 ns, 61 MHz, 4 mA, TSSOP

NEXPERIA 74HCT109PW,112

圖片僅供舉例說明。 請參閱產品描述。

製造商:
NEXPERIA NEXPERIA
製造商產品編號:
74HCT109PW,112
訂購代碼:
1631677
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The 74HCT109PW is a positive-edge trigger Dual J K\ Flip-flop with set and reset. This high-speed Si-gate CMOS device is pin compatible with low power Schottky TTL (LSTTL). It is specified in compliance with JEDEC standard no. 7A. The dual positive-edge triggered J K\ flip-flops with individual J, K\ inputs, clock (CP) inputs, set (SD\) and reset (RD\) inputs, also complementary Q and Q\ outputs. The set and reset are asynchronous active LOW inputs and operate independently of the clock input. The J and K\ inputs control the state changes of the flip-flops as described in the mode select function table. The J and K\ inputs must be stable one set-up time prior to the low-to-high clock transition for predictable operation. The J K\ design allows operation as a D-type flip-flop by tying the J and K\ inputs together. Schmitt-trigger action in the clock input makes the circuit highly tolerant to slower clock rise and fall times.
  • J, K\ Inputs for easy D-type flip-flop
  • Toggle flip-flop
  • Standard output capability
  • ICC Category

應用

Industrial, Consumer Electronics, Computers & Computer Peripherals

產品訊息

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:
74HCT109

:
JK

:
20ns

:
61MHz

:
4mA

:
TSSOP

:
16Pins

:
Positive Edge

:
Complementary

:
4.5V

:
5.5V

:
74HCT

:
74109

:
-40°C

:
125°C

:
-

:
-

:
MSL 1 - Unlimited
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